[강좌] 펜티엄 4의 신기술

4. Netburst Technology (1)

P5, P6, Netburst 마이크로아키텍쳐의 파이프라인 스테이지 비교
P5에서는 5 스테이지, P6에서는 10 스테이지, 그리고 넷버스트 아키텍쳐에서는
20 스테이지의 파이프라인 구조를 가진다.

클럭 속도의 향상 - 20스테이지 파이프라인

넷버스트 아키텍쳐의 가장 큰 혁신중의 하나는 바로 20 스테이지의 마이크로 아키텍쳐이다.

(이에 대해서는 이미 지난 8월경 Anantech에서 '인텔 펜티엄 4 프로세서의 내부아키텍쳐 - 넷버스트 테크놀러지'라는 제목으로 글이 올라온 적이 있다. 원문은 'Intel's NetBurst Architecture - The Pentium 4's innards get a name' 이며, 이 글에 대한 번역문이 테크노아에 '인텔 펜티엄 4 프로세서의 내부아키텍쳐 - 넷버스트 테크놀러지'라는 제하에 등록되어 있다.)

기존 펜티엄의 P5 마이크로아키텍쳐는 5 스테이지, 그리고 P6 마이크로아키텍쳐는 10 스테이지의 파이프라인 구조를 가지고 있다. 그리고 넷버스트 아키텍쳐에서는 20 스테이지의 파이프라인 구조를 가진다. 파이프라인의 구조를 길게 함으로써 단계를 세분화하고 클럭수를 향상시킨 것이다. 이로써 펜티엄 4는 현재의 공정상에서도 펜티엄 III보다 약 40% 향상된 클럭을 달성할 수 있다. 펜티엄 4 프로세서가 1.4, 1.5GHz의 클럭에서 시작되고 있는 것은 바로 이러한 이유에 기인하고 있는 것이다. 물론 여기에는 트릭이 숨어있다.

파이프라인의 세분화는 결국 IPC 수치를 떨어뜨리게 된다. 파이프라인 스테이지를 비교해 보면 확실히 알 수 있는데, P6 마이크로아키텍쳐에서 1단계의 스테이지만을 사용하던 과정들이 넷버스트에서는 2스테이지 이상을 사용하고 있다.

위쪽의 녹색은 P6 마이크로아키텍쳐, 아래의 노란색은 넷버스트.
P6에서 단일 스테이지에 진행되던 과정이 넷버스트에서는 2스테이지 이상을 소요한다.

이는, 간단히 이야기하면 넷버스트 아키텍쳐에서의 IPC가 급격히 떨어진다는 것을 의미하고 있다. 결국 이 부분에 대해서 국한적으로 생각한다면 펜티엄 4는 클럭의 향상폭만큼 성능의 향상이 뒤따라주지 못한다는 것이다.

또한, 이렇게 거대해진 파이프라인은 치명적인 약점을 안고 있다. 바로 분기예측의 실패에 따른 CPU 타이밍의 손실이다. P6 코어 이후에서는 비순차실행(out-of-order execution) 혹은 분기예측실행(branch prediction execution)이라는 기능이 포함되었다. 이 기능은 프로세서가 수행해야 할 명령어 구조를 분석해서 먼저 실행되어야 할 명령어를 '예측'한 후 이를 먼저 실행시켜서 이의 결과값을 필요로 하는 다음 명령어에 데이터를 전달하는 것이다. 즉, '먼저 들어온 명령어가 먼저 실행되는 것'이 아니라 '먼저 실행되어야 하는 명령어가' 먼저 실행된다. P6 마이크로아키텍쳐에서 처음 적용된 분기예측기능은 프로세서의 성능을 대폭 향상시키는 중요한 역할을 한다. 그런데, 드물기는 하지만 이 분기예측이 실패하는 경우가 생긴다. 만약 이러한 상황이 발생한다면 프로세서는 분기예측실행기능에 의해서 얻은 데이터를 모두 폐기하고 데이터를 가져오는 과정부터 반복해야만 한다.

이 때, 파이프라인의 스테이지가 길어지면, 이러한 분기예측의 실패에 따른 손실이 스테이지의 길이에 비례해서 커진다. 펜티엄 4 프로세서는 긴 스테이지로 인해서 클럭의 이득을 보았지만 그에 따른 손실이 주어진 것이다. 그래서 넷버스트 아키텍쳐는 이러한 손실을 보상하고 IPC를 극대화할 수 있는 새로운 기술들을 채택하고 있다.

진보된 L1 캐시 - 실행추적 캐시(Execution Trace Cache)

실행추적 캐시는 기존의 통상적인 L1 캐시에서 보다 진보된 형태를 가지는 새로운 구조이며, 20 스테이지의 파이프라인과 함께, 넷버스트 아키텍쳐를 기존의 아키텍쳐와 차별화하는 가장 중요한 부분이다. 앞서의 파이프라인 구조를 다시한번 살펴보도록 하자.

각 마이크로아키텍쳐의 비교.
넷버스트에서는 Decode를 찾을수가 없다.

Decode라는 스테이지가 보이지 않는다. 프로세서는 코어 안에는 디코더라는 부분이 있어서 L1 캐시에 있던 인스트럭션 데이터를 받아서 이것을 프로세서가 실행할 수 있는 형태의 코드인 Micro-op로 디코딩한다. 그리고 이것이 연산유닛으로 전달되어서 연산이 수행된다. 기존의 아키텍쳐에서는 L1 캐시는 단순히 정보의 저장만을 행하며, 디코딩은 코어 내부에서 수행되었다. 그래서 분기예측이 실패했을 경우 기존의 아키텍쳐에서는 디코딩 과정부터 반복해야 한다는 문제점이 있었다.

분기예측이 실패했을 경우 P6나 그 이전의 마이크로아키텍쳐는 디코딩 과정부터 반복해야 한다.

그러나 넷버스트에서는 L1 캐시가 이미 캐시 내부의 디코더를 통해 외부의 명령어들을 모두 Micro-op로 바꾸어 놓은 상태이기 때문에 분기예측의 실패시에 손실되는 프로세서 타이밍이 대폭 절감된다. 이 때문에 L1 캐시의 용량이 줄었어도(기존의 아키텍쳐와 완전히 다른 부분이라서 캐시 크기의 정확한 비교는 불가능하지만 인텔에서 밝힌바에 따르면 12kB의 L1 캐시가 탑재되어 있는 것으로 보인다.) 기존보다 월등히 높은 캐시 효율을 보여줄 것이다. 물론 이 부분의 용량이 더욱 클수록 프로세서의 성능은 강화되지만 그렇게 되면 프로세서의 가격이 지나치게 높아질 우려가 있다.(현 시점에서도 결코 저렴한 가격은 아니지만.)

여기서 몇몇 사용자가 궁금해할 수 있는 부분이 있다. 현행의 P6 마이크로아키텍쳐에서도 예측실행의 확률은 대단히 높았으며, 뒤에서도 다시 설명하겠지만 넷버스트 아키텍쳐에서는 진보된 동적실행기술의 적용으로 인해서 더욱 높은 예측 성공률을 가진다. 그런데도 이러한 구조가 필요한가라는 것이다. 비록 빈도가 작기는 하지만 분기예측에 의해서 발생되는 손실은 무시할 수 있는 수준이 아니다. 특히나 프로세서가 점차적으로 고속화고 집약적이 되어가는 과정에서 클럭속도의 향상이 기술적 요인으로 제한받고 있는 지금, IPC의 증대화는 프로세서 성능의 향상에 있어서 매우 중요한 요소이기 때문에 실행추적캐시 기법은 새로운 아키텍쳐의 등장이라는 면 외에, 성능의 극대화라는 측면에서도 매우 큰 의미를 가진다.